当前，随着半导体工艺的不断发展，电子产品工作频率越来越高，高频信号的辐射也越来越强，芯片间的电磁干扰(EMI)变成了一个不容忽视的问题。在无线通信系统中，当数据处理与传输的速率达到Gbps的水平时，电路辐射产生的噪声大小直接决定了传输数据信号的优劣.为了抑制EMI对传输通道、设备及系统性能的影响，传统上使用金属屏蔽盒以及RCL无源器件的滤波来实现，但随着电路系统的复杂度和集成度不断提高，上述方法已很难达到目的，而基于锁相环的扩频时钟技术(SS-CG)[3—7]作为有效的低成本片内解决方案正在迅速发展中，它通过将信号能量扩展到_个较宽的范围内，有效地减小峰值和谐波的功率，从而从信号的源头减小了EMI，降低了系统产品的设计难度。
近年来，国内外提出了多种不同的扩频时钟电路抑制等采用的VCO直接调制方式需要极大的滤波电容，会增加电路的功耗和面积[3];Cheng等使用的多相时钟相位插入方式很难达到相位的良好匹配，会加大电路的设计难度[4];Wong和Caro等采用的调制方式引入的量化噪声大，对EMI的抑制能力不够，会恶化其相位噪声。
目前对于SSCG的研究大多集中于6GHz频率以下，而对于6GHz以上的较少涉及.本文针对SSCG在频率、相位噪声等方面的问题，设计了一款10GHz的超高频率低相噪扩频时钟发生器，其在1MHz频偏处的相位噪声一106.93dBc/Hz,通过采用全数字电路的3阶MASHA2调制器改善电路相位噪声，相比于其余的调制方式，实现简单，对EMI的抑制能力更强，且有较强的抗噪声能力。
扩频时钟发生器电路设计
本设计提出的扩频时钟发生器整体结构图，其中包括鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)、多模分频器、42调制器(DSM)及三角波发生器。
在锁相环中，低频噪声主要由PFD/CP决定，而高频噪声由VCO决定.为了获得低相噪的时钟发生器，VCO中采用了开关电容阵列技术把VCO的谐振频率范围分成若干个子频带[7]，子频带的选择可以保证VCO的电压增益(Kvco)较小，避免了过大的Kvco通过AM-FM噪声转化导致VCO相位噪声的恶化;使用可编程差分电荷泵结构来提高充放电电流的匹配，减小杂散，以及满足工艺偏差的变化;通过采用小数分频技术，保证电路在很高的参考频率下也能获得很高的频率精度.通过DSM对分频器的分频系数进行调制，随着分频系数的改变，锁相环的输出频率随之改变，并获得具有一定频率宽度的时钟信号，完成扩频的过程.同时DSM也能对输出噪声整形，大幅改善时钟发生器的相位噪声。
VCO的输出信号在经过输出缓冲器后作为预分频器的输入时钟，其工作频率高达10GHz,为了满足低功耗和高速的应用要求，采用基于电流模式逻辑结构(CML)[8]的预分频器进行二分频，如图3所示.CML构成的预分频器是全差分结构，能够提供差分输出，抑制电路的共模噪声.为了减小寄生电容，提高响应速度，在设计中采用电阻作为负载;尾电流源结构的使用可以更方便地控制输出摆幅的大小，同时可以提高电路的工作速度。
为了达到扩展频谱的目的，必须使用小数分频的锁相环结构.故在预分频器之后，使用了如图4(a)所示的多模分频器.多模分频器由5个2/3分频单元级联构成，整个分频器链中不存在延时回路，所有的2/3分频单元有着相同的结构，有利于功耗的优化及版图的便利.2/3分频器的工作原理是在一个分频周期内，当输入信号风有效时，若P=1，则分频单元实现3分频;若P=0,则分频单元实现2分频。相器的延时，极大地缩短了死区时间，这可以减小衬底耦合的噪声和电流源噪声等对锁相环的影响;在up信号的通路上插入了一个由传输门构成的延时单元，并设计成与反相器有近似相同的延时，以减小由两路信号到达时间不同导致的失配.在输出级加上驱动力很强的缓冲器(buffer)以保证电荷泵开关的迅速切换。
CP的输出电流噪声是锁相环带内相位噪声和参考杂散的主要来源，而电流噪声主要是由于电流失配、电荷泄漏及电荷共享等非理想效应产生的.提出的高性能CP和LPF的结构如图5(b)所示，电流源使用尺寸相对较大的晶体管，组成cascode结构，减小电流源之间的电流不匹配;采用了差分结构，两节点VF和VB通过单位增益放大器相连，使两支路的共模电平保持相同，避免了电荷共享问题，其中单位增益放大器运用了折叠式共源共栅轨到轨运放结构，提供高增益和高摆幅.由于工艺的变化，VCO的增益会发生变化，同时环路滤波器中的电阻电容也会有偏差，为了保证电路在不同工艺电压温度(PV丁)的影响下仍能保持稳定，将上下开关电流设置成可编程的电流调节单元，电流在200〜400pA之间变化.同时为了更好地抑制压控振荡器控制电压上的高频成分，减小其纹波，环路滤波器采用三阶无源滤波器.其中沁与Ci共同提供一个带内的零点改善相位裕度，C2提供第二个极点对分数杂散进行_定的抑制，C提供第三个极点进_步抑制由于DSM产生的高通相位噪声对整个锁相环输出噪声的恶化。
为了获得扩频时钟，必须使分频器的分频比在_定时间内发生变化，故在设计中引入了小数分频技术.但由于小数分频的分频系数存在周期性跳变问题，会产生小数杂散影响时钟发生器的相位噪声和杂散性能，所以通过采用厶2调制器(DSM)[10]实现分频比的随机化，对量化噪声进行整形，将噪声往高频处推，消除小数分频带来的杂散，提高带内信噪比.为实现噪声整形并考虑到电路稳定性的需要，在设计中采用了3阶的15-bitMASH1-1-1DSM,结构。在超高频率下制造时钟发生器的最大难度在于，在高频工作下相位噪声和抗电磁干扰的能力难以提升.本文在55nmCMOS工艺下，设计并实现了一种基于小数分频锁相环的低相噪10GHz扩频时钟发生器.该时钟发生器采用了带开关电容阵列的VCO模块、低失配低噪声电荷泵及42调制器模块，达到了很高的频率输出精度和良好的相噪性能.测试结果显示在扩频模式下输出频谱向下扩展5000X10—6，时钟发生器在1MHz处的相位噪声为一106.93dBc/Hz，峰峰值降落为16.46dB，验证了本设计的有效性，满足时钟发生器的应用要求。
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